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Verilog HDL高级数字设计

Verilog HDL高级数字设计
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作者: , ,
出版社: 电子工业出版社
2005-01
版次: 1
ISBN: 9787505399174
定价: 65.00
装帧: 平装
开本: 其他
纸张: 胶版纸
页数: 710页
字数: 1291千字
分类: 教材教辅考试>教材>大学教材>工程技术
125人买过
  • 本书通过大量完整的实例讲解了使用VerilogHDL进行超大规模集成电路设计的结构化建模方法、关键步骤和设计验证方法等实用内容。全书共分11章，涵盖了建模、结构平衡、功能验证、故障模拟和逻辑综合等关键问题，还有后综合设计确认、定时分析及可测性设计等内容。
      
      
      本书结构清晰，内容组织合理、适合于计算机机、电子等相关专业本科高年级学生或研究生课程，同时也通用于学习VerilogHDL及其在现代集成电路设计流中的应用感举的专业人员。 第1章 数字设计方法概论

      1.1 设计方法简介

        1.1.1 设计规范

        1.1.2 设计划分

        1.1.3 设计输入

        1.1.4 仿真与功能验证

        1.1.5 设计整合与验证

        1.1.6 预综合结束

        1.1.7 门级综合与工艺映射

        1.1.8 后综合设计确认

        1.1.9 后综合定时验证

        1.1.10 测试生成与故障模拟

        1.1.11 布局与布线

        1.1.12 校验物理和电气设计规则

        1.1.13 提取寄生参量

        1.1.14 设计结束

      1.2 IC 艺选择

      1.3 后续内容概览

      参考文献

    第2章 组合逻辑设计回顾

      2.1 组合逻辑与布尔代数

        2.1.1 ASIC库单元 

        2.1.2 布尔代数

        2.1.3 狄摩根定律

      2.2 布尔代数代简定理

      2.3 组合逻辑的表示

        2.3.1 积之和表示法

        2.3.2 和之积表示法

      2.4 布尔表达式的化简

        2.4.1 异或表达式的化简

        2.4.2 卡诺图(积之和形式)

        2.4.3 卡诺图(积之和形式)

        2.4.4 卡诺图与任意项

        2.4.5 扩展和卡诺图

      2.5 假信号和冒险

        2.5.1 散态冒险的消除(积之和形式)

        ……

    第3章 时序逻辑设计基础

    第4章 Verilog逻辑设计介绍

    第5章 用组合与时序逻辑的行为级模型进行逻辑设计

    第6章 组合逻辑与时序逻辑的综合

    第7章 数据通路控制器的设计和综合

    第8章 可编程逻辑件和存储器件

    第9章 数字处理器的结构和算法

    第10章 算术处理器架构

    第11章 后综合设计任务

    附录A Verilog原语

    附录B Verilog关键词

    附录C Verilog数据类型

    附录D Verilog运算符

    附录E Backus-naur形式化语法注释

    附录F Verilog语言的形式化语法

    附录G Verilog语言的其他特点

    附件H 触发器和锁存器

    附录I Verilog 2001

    附录J 编程语言接口

    附录K 相关网站

    附录L 网络教程
  • 内容简介:
    本书通过大量完整的实例讲解了使用VerilogHDL进行超大规模集成电路设计的结构化建模方法、关键步骤和设计验证方法等实用内容。全书共分11章，涵盖了建模、结构平衡、功能验证、故障模拟和逻辑综合等关键问题，还有后综合设计确认、定时分析及可测性设计等内容。
      
      
      本书结构清晰，内容组织合理、适合于计算机机、电子等相关专业本科高年级学生或研究生课程，同时也通用于学习VerilogHDL及其在现代集成电路设计流中的应用感举的专业人员。
  • 目录:
    第1章 数字设计方法概论

      1.1 设计方法简介

        1.1.1 设计规范

        1.1.2 设计划分

        1.1.3 设计输入

        1.1.4 仿真与功能验证

        1.1.5 设计整合与验证

        1.1.6 预综合结束

        1.1.7 门级综合与工艺映射

        1.1.8 后综合设计确认

        1.1.9 后综合定时验证

        1.1.10 测试生成与故障模拟

        1.1.11 布局与布线

        1.1.12 校验物理和电气设计规则

        1.1.13 提取寄生参量

        1.1.14 设计结束

      1.2 IC 艺选择

      1.3 后续内容概览

      参考文献

    第2章 组合逻辑设计回顾

      2.1 组合逻辑与布尔代数

        2.1.1 ASIC库单元 

        2.1.2 布尔代数

        2.1.3 狄摩根定律

      2.2 布尔代数代简定理

      2.3 组合逻辑的表示

        2.3.1 积之和表示法

        2.3.2 和之积表示法

      2.4 布尔表达式的化简

        2.4.1 异或表达式的化简

        2.4.2 卡诺图(积之和形式)

        2.4.3 卡诺图(积之和形式)

        2.4.4 卡诺图与任意项

        2.4.5 扩展和卡诺图

      2.5 假信号和冒险

        2.5.1 散态冒险的消除(积之和形式)

        ……

    第3章 时序逻辑设计基础

    第4章 Verilog逻辑设计介绍

    第5章 用组合与时序逻辑的行为级模型进行逻辑设计

    第6章 组合逻辑与时序逻辑的综合

    第7章 数据通路控制器的设计和综合

    第8章 可编程逻辑件和存储器件

    第9章 数字处理器的结构和算法

    第10章 算术处理器架构

    第11章 后综合设计任务

    附录A Verilog原语

    附录B Verilog关键词

    附录C Verilog数据类型

    附录D Verilog运算符

    附录E Backus-naur形式化语法注释

    附录F Verilog语言的形式化语法

    附录G Verilog语言的其他特点

    附件H 触发器和锁存器

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