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基于Cadence的信号和电源完整性设计与分析

作者: 周润景著 , 王洪艳著

出版社: 电子工业出版社

出版时间: 2017-01

版次: 1

ISBN: 9787121304965

定价: 88.00

装帧: 平装

开本: 16开

纸张: 胶版纸

页数: 524页

字数: 835千字

正文语种: 简体中文

分类: 工程技术

26人买过

本书主要介绍信号完整性和电源完整性的基础理论和设计方法，结合实例详细介绍了如何在Cadence Allegro Sigrity仿真平台完成相关仿真并分析结果。同时，在常见的数字信号高速电路设计方面，本书详细介绍了高速并行总线DDR3和高速串行总线PCIE、SFP+传输的特点，以及运用Cadence Allegro Sigrity仿真平台的分析流程和方法。本书特点是理论和实例相结合，并且基于Cadence Allegro Sigrity的ASI 16.64以及Sigrity 2015仿真平台，使读者可以在软件的实际操作过程中理解各方面的高速电路设计理念，同时熟悉仿真工具和分析流程，发现相关的问题并运用类似的设计、仿真方法去解决。周润景教授，中国电子学会高级会员，IEEE/EMBS会员，国家自然科学基金项目"高速数字系统的信号与电源完整性联合设计与优化”等多项***、省部级科研项目负责人，主要从事模式识别与智能系统、控制工程的研究与教学工作，具有丰富的教学与科研经验。第1章信号完整性
1．1 信号完整性的要求以及问题的产生
1．1．1 信号完整性的要求
1．1．2 信号完整性问题产生的原因
1．2 信号完整性问题的分类
1．2．1 反射
1．2．2 串扰
1．2．3 轨道塌陷
1．2．4 电磁干扰
1．3 传输线基础理论
1．3．1 传输线
1．3．2 特性阻抗的计算
1．3．3 传输线的分类
1．3．4 传输线效应
1．3．5 避免传输线效应的方法
1．4 端接电阻匹配方式
1．4．1 并联终端匹配
1．4．2 串联终端匹配
1．4．3 戴维南终端匹配
1．4．4 AC终端匹配
1．4．5 肖特基二极管终端匹配
1．4．6 多负载的端接
1．5 仿真模型
1．5．1 IBIS模型
1．5．2 验证IBIS模型
1．6 S参数
1．6．1 集总电路和分布电路
1．6．2 S参数的作用、由来和含义
1．6．3 S参数在电路仿真中的应用
1．6．4 S参数的优缺点
1．7 电磁场求解方法
1．7．1 2D求解器
1．7．2 2．5D求解器
1．7．3 3D求解器
1．8 信号完整性仿真分析
1．8．1 反射理论及其仿真分析
1．8．2 串扰理论及其仿真分析
1．8．3 时序分析
1．9 本章小结
第2章电源完整性
2．1 电源完整性的重要性
2．2 技术趋势
2．3 电源分布系统（PDS）
2．3．1 PDS设计的关键
2．3．2 目标阻抗
2．3．3 电压调节模块（VRM）
2．3．4 去耦电容器
2．3．5 电源平面
2．4 电源系统的噪声来源
2．4．1 开关噪声
2．4．2 共模噪声
2．4．3 电源噪声
2．5 Cadence PI设计方法与步骤
2．6 单节点仿真
2．6．1 设计目标
2．6．2 创建新PCB文件
2．6．3 启动电源完整性设置向导
2．6．4 导入PCB参数
2．6．5 设置仿真参数
2．6．6 摆放电压调节模块
2．6．7 选择电容器满足目标阻抗
2．7 多节点仿真
2．7．1 学习目标
2．7．2 打开PCB文件
2．7．3 初始多节点分析
2．7．4 去耦电容器布局
2．7．5 多节点仿真和分析
2．8 直流分析 (DC Analyze)
2．9 交流分析(AC Analysis)
2．10 谐振分析
2．10．1 串联谐振
2．10．2 并联谐振
2．11 PDS阻抗分析
2．12 本章小结
第3章高速时钟系统设计
3．1 共同时钟系统
3．1．1 共同时钟数据建立时序分析
3．1．2 共同时钟数据保持时序分析
3．2 源同步时钟系统
3．2．1 源同步时钟数据建立时序分析
3．2．2 源同步时钟数据保持时序分析
3．3 DDR3时序分析
3．3．1 DDR3时序指标
3．3．2 Cadence分析
3．3．3 Speed 2000分析
3．3．4 两种仿真流程的分析比较
3．3．5 实际测试
3．4 本章小结
第4章 DDR3并行总线仿真
4．1 高速DDRX总线概述
4．1．1 DDR发展
4．1．2 Bank和Rank
4．1．3 接口电平
4．1．4 ODT
4．1．5 Slew Rate Derating
4．1．6 Write Leveling
4．1．7 DDR3的新功能
4．2 开发板简介
4．3 板载 DDR3的特点
4．4 Cadence仿真
4．4．1 仿真前的准备工作
4．4．2 数据总线的仿真分析
4．4．3 数据选通信号的仿真分析
4．4．4 地址总线的仿真分析
4．4．5 小结
4．5 布线后仿真
4．5．1 DDR3参数提取
4．5．2 DDR3信号完整性仿真
4．5．3 DDR3电源完整性仿真
4．5．4 小结
4．6 DDR3 SSN分析
4．6．1 使能DDR Simulation
4．6．2 设置 Mesh
4．6．3 设置 Bus Groups
4．6．4 设置 Controller Model
4．6．5 设置 Memory Model
4．6．6 设置 Write仿真选项
4．6．7 设置 Read仿真选项
4．6．8 生成报告
4．6．9 小结
4．7 DDR3并行总线的布线规范总结
4．8 本章小结
第5章 PCIE串行总线仿真
5．1 常见高速串行总线标准一览
5．2 串行总线结构的基本要素
5．3 PCIE仿真
5．3．1 板载PCIE简介
5．3．2 PCIE参数提取
5．3．3 PCIE信号完整性仿真
5．3．4 PCIE电源完整性仿真
5．4 PCIE的仿真、实测对比
5．5 本章总结
第6章 SFP+串行总线仿真
6．1 SFP+简介
6．2 差分通道建模
6．2．1 提取SFP+无源通道
6．2．2 生成3D仿真端口
6．2．3 差分对的3DFEM仿真
6．3 通道仿真
6．4 SFP+规范仿真
6．5 仿真与实测对比
6．6 电源完整性仿真
6．6．1 SFP+电源介绍
6．6．2 直流压降分析
6．6．3 平面谐振分析
6．7 本章小结
第7章 PCB的板级电热耦合分析
7．1 电热耦合概述
7．1．1 电热耦合研究背景与意义
7．1．2 电热耦合研究现状
7．2 热路基础理论
7．2．1 传热学基本原理
7．2．2 热路的热阻、热容提取
7．2．3 热路与电路的等效
7．2．4 边界条件的热路建模
7．3 电热耦合方法
7．3．1 电与热的关系
7．3．2 电热分布方程求解
7．4 电热耦合分析
7．4．1 电热耦合分析流程
7．4．2 实验分析设计
7．4．3 实验步骤
7．5 实验结果分析
7．5．1 热路对电路的影响
7．5．2 电路对热路的影响
7．6 本章小结
参考文献
内容简介:
本书主要介绍信号完整性和电源完整性的基础理论和设计方法，结合实例详细介绍了如何在Cadence Allegro Sigrity仿真平台完成相关仿真并分析结果。同时，在常见的数字信号高速电路设计方面，本书详细介绍了高速并行总线DDR3和高速串行总线PCIE、SFP+传输的特点，以及运用Cadence Allegro Sigrity仿真平台的分析流程和方法。本书特点是理论和实例相结合，并且基于Cadence Allegro Sigrity的ASI 16.64以及Sigrity 2015仿真平台，使读者可以在软件的实际操作过程中理解各方面的高速电路设计理念，同时熟悉仿真工具和分析流程，发现相关的问题并运用类似的设计、仿真方法去解决。
作者简介:
周润景教授，中国电子学会高级会员，IEEE/EMBS会员，国家自然科学基金项目"高速数字系统的信号与电源完整性联合设计与优化”等多项***、省部级科研项目负责人，主要从事模式识别与智能系统、控制工程的研究与教学工作，具有丰富的教学与科研经验。
目录:
第1章信号完整性
1．1 信号完整性的要求以及问题的产生
1．1．1 信号完整性的要求
1．1．2 信号完整性问题产生的原因
1．2 信号完整性问题的分类
1．2．1 反射
1．2．2 串扰
1．2．3 轨道塌陷
1．2．4 电磁干扰
1．3 传输线基础理论
1．3．1 传输线
1．3．2 特性阻抗的计算
1．3．3 传输线的分类
1．3．4 传输线效应
1．3．5 避免传输线效应的方法
1．4 端接电阻匹配方式
1．4．1 并联终端匹配
1．4．2 串联终端匹配
1．4．3 戴维南终端匹配
1．4．4 AC终端匹配
1．4．5 肖特基二极管终端匹配
1．4．6 多负载的端接
1．5 仿真模型
1．5．1 IBIS模型
1．5．2 验证IBIS模型
1．6 S参数
1．6．1 集总电路和分布电路
1．6．2 S参数的作用、由来和含义
1．6．3 S参数在电路仿真中的应用
1．6．4 S参数的优缺点
1．7 电磁场求解方法
1．7．1 2D求解器
1．7．2 2．5D求解器
1．7．3 3D求解器
1．8 信号完整性仿真分析
1．8．1 反射理论及其仿真分析
1．8．2 串扰理论及其仿真分析
1．8．3 时序分析
1．9 本章小结
第2章电源完整性
2．1 电源完整性的重要性
2．2 技术趋势
2．3 电源分布系统（PDS）
2．3．1 PDS设计的关键
2．3．2 目标阻抗
2．3．3 电压调节模块（VRM）
2．3．4 去耦电容器
2．3．5 电源平面
2．4 电源系统的噪声来源
2．4．1 开关噪声
2．4．2 共模噪声
2．4．3 电源噪声
2．5 Cadence PI设计方法与步骤
2．6 单节点仿真
2．6．1 设计目标
2．6．2 创建新PCB文件
2．6．3 启动电源完整性设置向导
2．6．4 导入PCB参数
2．6．5 设置仿真参数
2．6．6 摆放电压调节模块
2．6．7 选择电容器满足目标阻抗
2．7 多节点仿真
2．7．1 学习目标
2．7．2 打开PCB文件
2．7．3 初始多节点分析
2．7．4 去耦电容器布局
2．7．5 多节点仿真和分析
2．8 直流分析 (DC Analyze)
2．9 交流分析(AC Analysis)
2．10 谐振分析
2．10．1 串联谐振
2．10．2 并联谐振
2．11 PDS阻抗分析
2．12 本章小结
第3章高速时钟系统设计
3．1 共同时钟系统
3．1．1 共同时钟数据建立时序分析
3．1．2 共同时钟数据保持时序分析
3．2 源同步时钟系统
3．2．1 源同步时钟数据建立时序分析
3．2．2 源同步时钟数据保持时序分析
3．3 DDR3时序分析
3．3．1 DDR3时序指标
3．3．2 Cadence分析
3．3．3 Speed 2000分析
3．3．4 两种仿真流程的分析比较
3．3．5 实际测试
3．4 本章小结
第4章 DDR3并行总线仿真
4．1 高速DDRX总线概述
4．1．1 DDR发展
4．1．2 Bank和Rank
4．1．3 接口电平
4．1．4 ODT
4．1．5 Slew Rate Derating
4．1．6 Write Leveling
4．1．7 DDR3的新功能
4．2 开发板简介
4．3 板载 DDR3的特点
4．4 Cadence仿真
4．4．1 仿真前的准备工作
4．4．2 数据总线的仿真分析
4．4．3 数据选通信号的仿真分析
4．4．4 地址总线的仿真分析
4．4．5 小结
4．5 布线后仿真
4．5．1 DDR3参数提取
4．5．2 DDR3信号完整性仿真
4．5．3 DDR3电源完整性仿真
4．5．4 小结
4．6 DDR3 SSN分析
4．6．1 使能DDR Simulation
4．6．2 设置 Mesh
4．6．3 设置 Bus Groups
4．6．4 设置 Controller Model
4．6．5 设置 Memory Model
4．6．6 设置 Write仿真选项
4．6．7 设置 Read仿真选项
4．6．8 生成报告
4．6．9 小结
4．7 DDR3并行总线的布线规范总结
4．8 本章小结
第5章 PCIE串行总线仿真
5．1 常见高速串行总线标准一览
5．2 串行总线结构的基本要素
5．3 PCIE仿真
5．3．1 板载PCIE简介
5．3．2 PCIE参数提取
5．3．3 PCIE信号完整性仿真
5．3．4 PCIE电源完整性仿真
5．4 PCIE的仿真、实测对比
5．5 本章总结
第6章 SFP+串行总线仿真
6．1 SFP+简介
6．2 差分通道建模
6．2．1 提取SFP+无源通道
6．2．2 生成3D仿真端口
6．2．3 差分对的3DFEM仿真
6．3 通道仿真
6．4 SFP+规范仿真
6．5 仿真与实测对比
6．6 电源完整性仿真
6．6．1 SFP+电源介绍
6．6．2 直流压降分析
6．6．3 平面谐振分析
6．7 本章小结
第7章 PCB的板级电热耦合分析
7．1 电热耦合概述
7．1．1 电热耦合研究背景与意义
7．1．2 电热耦合研究现状
7．2 热路基础理论
7．2．1 传热学基本原理
7．2．2 热路的热阻、热容提取
7．2．3 热路与电路的等效
7．2．4 边界条件的热路建模
7．3 电热耦合方法
7．3．1 电与热的关系
7．3．2 电热分布方程求解
7．4 电热耦合分析
7．4．1 电热耦合分析流程
7．4．2 实验分析设计
7．4．3 实验步骤
7．5 实验结果分析
7．5．1 热路对电路的影响
7．5．2 电路对热路的影响
7．6 本章小结
参考文献

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基于Cadence的信号和电源完整性设计与分析

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